Banca de QUALIFICAÇÃO: Alceu Bernardes Castanheira de Farias

Uma banca de QUALIFICAÇÃO de DOUTORADO foi cadastrada pelo programa.
DISCENTE : Alceu Bernardes Castanheira de Farias
DATA : 29/09/2026
HORA: 14:00
LOCAL: Defesa por videoconferência: meet.google.com/sup-yuod-wpy
TÍTULO:

Análise de técnicas de implementação de controle preditivo baseado em modelo em FPGA: um estudo de caso em controle eletrônico de estabilidade veicular.

PALAVRAS-CHAVES:

Sistemas de Controle Embarcados, Controle Preditivo baseado em Modelo (MPC), Matriz de Portas Programáveis em Campo (FPGA), Geração automática de código, Modelo de linguagem de grande escala (LLM).

PÁGINAS: 112
RESUMO:

A geração automática de código tem sido cada vez mais utilizada para facilitar e acelerar o desenvolvimento de sistemas embarcados. Entretanto, a literatura ainda discute em que medida o hardware gerado automaticamente apresenta vantagens em relação às implementações desenvolvidas manualmente quando desempenho, utilização de recursos, fidelidade numérica, verificação e esforço de desenvolvimento são considerados em conjunto. Essa questão permanece insuficientemente explorada no contexto do controle preditivo baseado em modelo (MPC) embarcado em FPGA, uma vez que poucos estudos implementam e analisam múltiplas metodologias de desenvolvimento utilizando o mesmo problema de controle e condições experimentais. Este trabalho aborda essa lacuna ao avaliar como a rota de implementação em hardware afeta a arquitetura resultante de um sistema MPC embarcado aplicado ao controle eletrônico de estabilidade veicular (ESC), utilizando um modelo com dois graus de liberdade. São analisadas três rotas de desenvolvimento em VHDL: implementação manual em nível de transferência de registradores (RTL), geração por síntese de alto nível (HLS) com o HDL Coder da MathWorks e geração baseada em modelo de linguagem de grande escala (LLM) com o Claude Opus 4.8. Cada rota foi implementada utilizando aritmética de ponto fixo de 32 bits e de ponto flutuante de 32 bits, resultando em seis arquiteturas de controlador. Todas as implementações utilizam o mesmo algoritmo de solução de Programação Quadrática (QP) baseado na Expansão do Gradiente Projetado (PGE) e foram embarcadas no FPGA Zybo Z7-20. Uma configuração experimental do tipo Processor-in-the-loop (PIL), na qual o sistema de processamento ARM executa o modelo veicular enquanto a FPGA executa o controlador, foi utilizada para avaliar a validade funcional, a fidelidade numérica, a utilização de recursos de hardware, o desempenho temporal, a potência estimada e o esforço de desenvolvimento.

MEMBROS DA BANCA:
Externo à Instituição - WILIAN SOARES LACERDA - UFLA
Presidente - 1769092 - ANDRÉ MURILO DE ALMEIDA PINTO
Externo à Instituição - BRUNO HENRIQUE GROENNER BARBOSA - UFLA
Interno - 1912898 - DANIEL MAURICIO MUNOZ ARBOLEDA